翁贞华 | CPU验证专家

目录 引言 整体架构概览 流水线前端：Fetch / Decode / Rename 流水线后端：Issue / Execute / Writeback Commit 与精确异常 核心数据结构 分支预测机制 Cache 层次交互 与 In-Order CPU 的对比 关键设计决策与总结 1. 引言gem5 是一个广泛使用的计算机体系结构模拟器，被学术界和工业界用于处理器设计评估、体系结构研究和系统软件开发。在 gem5 提供的多种 CPU 模型中，O3 CPU（Out-of-Order CPU） 是最复杂、时序精度最高的模型，它模拟了一颗完整的乱序执行处理器的微架构。 O3 CPU 的设计** loosely based on Alpha 21264**，实现了经典的 Tomasulo 算法，支持寄存器重命名、乱序发射与执行、精确中断等现代高性能处理器的核心特性。与 gem5 中的 AtomicSimpleCPU 或 TimingSimpleCPU 等功能模型不同，O3 CPU 在每个周期内模拟流水线各阶段的活动，提供 cycle-le...

作者：Xiao Hong 🌸日期：2026-05-05 一、概述LSU（Load-Store Unit，存取单元）是处理器前端与内存子系统之间的桥梁，承担着所有内存访问操作的发起、协调与完成。香山（XiangShan）处理器的 LSU 是一个高度复杂的模块，包含了完整的 5 级流水线、LSQ（Load-Store Queue）队列管理、存储转发（Store-to-Load Forwarding）、乱序执行支持、内存依赖预测、以及向量存取扩展等一系列机制。 本文将自顶向下、从宏观到微观，对香山 LSU 的各个子模块进行系统性的剖析。 声明：本文基于香山开源代码（kunminghu-v3 分支）编写，部分细节可能随版本迭代而变化。建议结合源代码 src/main/scala/xiangshan/mem/ 目录共同阅读。 二、整体架构：MemBlockMemBlock（MemBlock.scala）是 LSU 乃至整个内存子系统的中央调度器。它实例化了所有存取执行单元、队列、缓存和 TLB 子系统，并将它们通过大量信号线连接在一起。 2.1 角色定位MemBlock 位于乱序...

作者：翁贞华代码版本：Kunminghu V3适用对象：芯片验证工程师、CPU 架构学习者 1. 概述1.1 IFU 在香山流水线中的位置IFU（Instruction Fetch Unit，取指单元）是香山处理器前端流水线的最后一环，位于 BPU 分支预测和后端 Decode 之间： 1BPU → FTQ → ICache → IFU → IBuffer → Backend (Decode) 香山的前端取指采用双发射（FetchPorts=2），每个周期最多可以从两个 fetch block 中取出 32 条指令（每块 16 条，每条 2 字节）。 1.2 IFU 的核心功能IFU 负责以下工作： 接收 FTQ 的取指请求，解析 fetch block 信息 向 ICache 发起取指请求，获取 64B 的指令数据 指令定界与边界检测，识别 RVC（压缩指令）和 RVI（普通指令）的边界 跨块指令处理，处理跨越两个 fetch block 的半条指令 分支预测验证，通过 PredChecker 检验 BPU 预测是否正确 RVC 展开，将 16-bit RVC...

xianshan IFU 集成到 gem5 O3CPU：问题诊断与修复全记录 本文记录将 xianshan 处理器核的取指单元（IFU）集成到 gem5 O3CPU 模型过程中遇到的技术问题、调试思路和解决方案。 1. 背景xianshan 是一个开源 RISC-V 处理器核，其取指单元采用双流水线设计： ISIDE：F0→F1→F2→F3→F4（顺序执行） BSIDE：B0→B1→B3（2级pipe）→B5（顺序执行） 核心设计亮点是反向流水线语义（Reverse Pipeline Semantics）：每个阶段在当前周期读取的是上一周期上一阶段的输出，类似寄存器文件直接旁路。 本项目目标是将 xianshan IFU 集成到 gem5 的超标量乱序执行 CPU（O3CPU）中，替代原有的标准 Fetch 单元。 2. 环境搭建2.1 源码管理采用符号链接方式，将 xianshan 源码目录链接到 gem5 源码树： 1ln -s ~/gem5_cpu/gem5_cpu/src/cpu/o3/xianshan/ ~/gem5_build/src/cpu/o3/xians...